（原标题：EUV，又一首要冲破）

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起头：本体编译自IBM Research，谢谢。

在 NY CREATES 的奥尔巴尼纳米本事详细大楼责任的一组磋磨东说念主员叙述了Low NA 和High NA EUV 图案的最新良率，这知道了通往 2 纳米以下节点的门路。

在当年的几十年里，缠绵才智的爆炸式增长依赖于晶体管尺寸的不停缓慢。硅片上最小图案尺寸的缓慢在很猛进度上成绩于光刻本事的卓绝。光刻本事愚弄光、掩模当作想象模板，并在晶圆上浇铸感光材料来界说图案。当年 40 年里，光刻开采的调动使咱们大致通过使用更短波长的光和增多机器光学元件的数值孔径 (NA) 来打印越来越小的图案。然而，仅靠这些机器的卓毫不及以在实践天下的开采中竣事它们的最终差别率。

半导体行业还依赖于缠绵本事、掩模、材料和工艺的调动，以及新颖的图案化决议。一言以蔽之，这些皆有助于提高晶圆上图案所需尺寸和公役的良率（或可用芯片的数目）。

下一代光刻开采高数值孔径 EUV（高数值孔径极紫外）照旧问世，它将使半导体行业大致找到更多活动来缓慢晶体管的尺寸。但与当年几年的每一项新光刻本事雷同，要加快其干涉出产，还需要克服首要挑战。IBM 过火生态系统合作伙伴正在奋勉尽快将这项十年一遇的本事付诸实践。

初度演示接受高数值孔径 EUV 加工的 21nm 间距铜大马士革工艺。

当年十年，半导体行业一直依赖 ASML 的 EUV 光刻机，这种机器使用波长为 13.5nm 的激光来竣事低至 13nm（26nm 间距）的高差别率图案化。2014 年，天下上第一批 EUV 机器之一装配在 NY CREATES 领有和运营的奥尔巴尼纳米本事中心。IBM Research 是 NY CREATES 的主要合作伙伴，咱们与来自纽约州立大学 (SUNY)、东京电子 (TEL) 等多家公司的磋磨东说念主员沿路合作。

自其时起，IBM Research 过火合作伙伴建立了一个充满活力的生态系统，支柱 EUV 光刻本事的开发和优化，从而大致大畛域出产7nm、5nm以及最近的2nm 本事节点的先进芯片。EUV 光刻本事发展的最彰着例子之一是流通晶体管的金属线图案化，称为互连。这些常常是晶圆上印刷的最小尺寸之一，因此被合计是 EUV 光刻本事的初度应用契机。

2015 年，IBM 过火合作伙伴展示了EUV 光刻本事的初度奉行，使咱们大致想象具有自瞄准触点的 36nm 间距铜线电路，其尺寸仅为之前光刻本事不错当然印刷的一半，从而开启了 EUV 逻辑期间。这竣事了大幅缓慢集成电路，为提高性能和节能奠定了基础。尽管 EUV 机器大致印刷 26nm 间距的特征，但仍存在很多阻隔戒指了这种尺寸特征的制造奉行。

预期的开采良率和可用性、掩模劣势率以及不错愚弄 EUV 波长的光刻胶 (光刻胶) 材料的可用性等挑战皆得到了责罚。咱们还发现了一些出东说念主料思的挑战。具体来说，与 EUV 成像中使用的有限光子数目关系的飞速效应，加上成像材料本人的性质，成为该本事的主要良率禁止身分。咱们了了地意志到，进一步激动这项本事将需要更浩大的测试器用和活动来开发全面的图案化责罚决议。这些需要用最终性能见地（举例电气良率）来评估。

自第一个 EUV 插入点以及随后的调动需求以来，IBM 一直在不停冲破 EUV 光刻本事的极限，愚弄Albany NanoTech 生态系统的总共功能来推动调动。咱们与合作伙伴 TEL 建立了统统集成的铜嵌入图案化基线，并通过对图案化本事确实总共方面进行捏续的共同优化，冉冉完善了该基线。基于这一慎重的基线，咱们现在照旧大致展示 28 纳米间距晶体管互连的老成电气良率晋升，这些互连使用金属氧化物抗蚀剂材料平直通过 EUV 光刻进行图案化。咱们照旧展示了康健的良率，并为一语气铜线提供了慎重的工艺窗口长度卓绝1米展示了这次合作中跨光刻、薄膜和蚀刻等多个工艺领域共同优化的上风。

IBM 铜大马士革电气基线经由十年的捏续工艺协同优化，愚弄单次曝光低数值孔径 EUV 光刻本事，竣事了 36nm、30nm 和现在的 28nm 间距 1m 导线的老成良率晋升。同期还展示了在低数值孔径 EUV 差别率极限（26nm 间距）下的电气可行性。

在将 EUV 良讲理能推向其差别率极限的十多年历程中，咱们对光刻胶成像材料本人进行了深刻磋磨。尽管有机化学增强型光刻胶在大部分时辰里一直是 EUV 图案化的主要材料，但跟着各式金属氧化物光刻胶（旋涂和干千里积）的最新进展，咱们看到了 EUV 差别率极限下的最好良率。在这方面，咱们最近与 Lam Research 的合作伙伴沿路，使用干千里积金属氧化物光刻胶在 28nm 和 26nm 间距铜嵌入互连中取得了冠军良率，这使得奥尔巴尼的集成图案化工艺大致愚弄咫尺最闻名的工艺充分证实 EUV 本事的全部后劲。

然而，进一步缓慢尺寸的需求并未停步于Low NA EUV 所能提供的差别率极限。与之前的本事雷同，该行业必须愚弄依赖于多重图案化 EUV 的图案化决议来竣事所需的关节尺寸。多重图案化本事频繁依赖于复杂的图案化堆叠和集成决议，而这些决议频繁伴跟着性能和良率问题，以及对晶圆想象的戒指——况且老本和周期时辰彰着增多。

为了冲破这些戒指，ASML 开发了High NA EUV 系统，该系统增多了机器光学器件的数值孔径，将差别率提高到 16nm 间距特征的表面极限（差别率比之前的 EUV 本事提高了 40%）。High NA EUV 允许工艺工程师简化其图案化决议，贬扼制造复杂性并潜在地禁止老本。High NA EUV 还不错简化工艺并裁减周期，并为想象 2nm 节点以下的高性能逻辑开采提供门路。这有可能延迟 Nanosheet 期间并竣事畴昔卓绝 1nm 节点的垂直堆叠晶体管。

然而，要加快高数值孔径 EUV 的普及，需要克服一些关节挑战，其中一些是 EUV 光刻本事所面对的常见本事挑战。这些挑战包括导致良率下落的飞速效应、增多领有老本的隐隐量挑战以及由掩模拓扑结构引起的成像像差。接受这种新的光刻开采还面对着私有的挑战，因为数值孔径从咫尺的 0.33 跃升至 0.55，增幅达到前所未有的 67%，举例场尺寸减小，以及对硅片名义任何转念的颖异度更高。与第一代 EUV 的接受雷同，责罚这些挑战需要在总共这个词图案化工艺领域共同优化责罚决议。

加快将这项本事引入无数目制造的说念路才刚刚初始。本年早些时候，ASML 和imec在荷兰费尔德霍芬开设了High NA 实验室，并配备了首个High NA EUV 研发器用。IBM 的磋磨东说念主员正在愚弄这一合作伙伴关系，初始磋磨如安在畴昔的节点中部署这项本事。

High NA EUV 光刻本事大致通过单次曝光图案将铜嵌入互连一语气缓慢至 21nm 间距。

愚弄 ASML 的这项新光刻本事，并愚弄 NY CREATES 生态系统中的教学和已建立的集成图案化基线，IBM 照旧竣事了低至 21nm 间距的瓦解金属化的早期演示（见上图），这使得 IBM 近 30 年前创始的铜嵌入互连集成得以延续，从而得志了 2nm 节点以下半导体想象的需求，并简化了畴昔的 Nanosheet 节点本事。此外，单次印刷 24、23 和 21nm 间距互连具有可讲解且一致的电气功能。这标明 IBM 的开发平台不错赓续愚弄进一步的工艺协同优化，以竣事这些最小瓦解的老成良率，就像插入 36nm 间距单次印刷 EUV 所竣事的那样。

在 36 纳米间距互连的良率晋升配景下，展示了使用High NA EUV 图案化的 21 纳米间距铜嵌入互连的早期电气良率演示。在两年内取得的 36 纳米间距良率学习为将Low NA EUV 光刻本事引入 HVM 进行局部铜互连图案化奠定了基础。

跟着 IBM 磋磨部门赓续推动逻辑膨大道路图以支柱畴昔种种化的缠绵平台，NY CREATES 生态系统内的敞开式勾通步地将赓续成为畴昔十年先进图案化责罚决议的关节推上路分。

https://research.ibm.com/blog/new-euv-patterning-yield-benchmarks

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